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• 010 __ |a 978-7-03-081689-4 |d CNY98.00

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• 200 1_ |a 使用SystemVerilog进行RTL建模 |A shi yong SystemVerilog jin xing RTL jian mo |e 基于SystemVerilog的ASIC与FPGA设计 |f (美) 斯图尔特·萨瑟兰著 |g 慕意豪译

• 210 __ |a 北京 |c 科学出版社 |d 2025

• 215 __ |a xii, 422页 |c 图 |d 26cm

• 225 2_ |a 数字IC设计工程师丛书 |A shu zi IC she ji gong cheng shi cong shu

• 312 __ |a 原文题题取自封面

• 314 __ |a 斯图尔特·萨瑟兰, System Verilog和Verilog应用方面的资深专家。1993年起便多与Verilog和 SystemVerilog语言的宗义工作, IEEE System Verilog标准委员会的成员, 曾担任IEEE Verilog和System Verilog语言多考手册 (LRM) 的技术编辑。慕意豪, 本科毕业于山东大学, 研究生毕业于南洋理工大学。阿里云专家博主, CSDN 2022年全站博客之星TOP13。

• 320 __ |a 有书目

• 330 __ |a 本书首先阐述SystemVerilog与传统Verilog的区别, 以及其在仿真和综合中的作用, 并对RTL和门级建模等抽象级别进行定义 ; 接着深入探讨多种数据类型, 包括线网和变量类型、用户自定义类型等, 详细说明其使用方法和注意事项 ; 对于运算符和编程语句, 本书也进行了全面讲解, 强调如何正确使用它们编写可综合的RTL模型。

• 410 _0 |1 2001 |a 数字IC设计工程师丛书

• 500 10 |a RTL modeling with SystemVerilog for simulation and synthesis : using SystemVerilog for ASIC and FPGA design |A Rtl Modeling With Systemverilog For Simulation And Synthesis : Using Systemverilog For Asic And Fpga Design |m Chinese

• 606 0_ |a 硬件描述语言 |A ying jian miao shu yu yan |x 程序设计

• 610 0_ |a VHDL语言 |A VHDL yu yan

• 690 __ |a TP312.8 |v 5

• 701 _1 |a 萨瑟兰 |A sa se lan |g (Sutherland, Stuart) |4 著

• 702 _0 |a 慕意豪 |A mu yi hao |4 译

• 801 _0 |a CN |b WFKJXY |c 20250819

• 905 __ |a WFKJXY |d TP312.8/727