200 1_ |a 高级HDL综合和SoC原型设计 |A gao ji HDL zong he he SoC yuan xing she ji |f (印) 瓦伊巴夫·塔拉特著 |d = Advanced HDL synthesis and SOC prototyping: RTL design using Verilog |f Vaibbhav Taraate |g 魏东, 孙健译 |z eng

314 __ |a 瓦伊巴夫·塔拉特, “Semiconductor Training@Rs.1”的创办者和导师。1995年获得Shivaji (Kolhapur) 大学的电子学士学位, 并因在所有工程学部中排名第一而获得金质奖章。1999年毕业于印度理工学院孟买分校, 主修航空航天控制与制导, 获得硕士学位。在半定制ASIC和FPGA设计方面有超过15年的经验, 主要使用HDL语言 (Verilog和VHDL) 。曾在多家跨国公司担任顾问、高级设计工程师、技术经理。专业领域包括VHDL设计、Verilog设计、复杂FPGA系统设计、低功耗设计、综合/优化、静态时序分析、使用微处理器进行系统设计、高速VLSI设计, 以及复杂的SoC架构设计。魏东, IC修真院后端设计高级讲师, 20年+集成电路从业经验, 精通数字IC后端实现, 先后就职于奇梦达 (专家工程师) 、航空航天研究所 (专家工程师), 从350nm到7nm的数十款芯片流片经验。孙健, 2009年4月获得西北工业大学信号与信息处理专业硕士学位, 现就职于西安微电子技术研究所, 主要研究方向为微电子学与固体电子学、计算机科学与技术。

330 __ |a 本书共16章, 内容包括: 概述、SoC设计、RTL设计指南、RTL设计和验证、处理器设计和架构设计、SoC设计中的总线和协议、存储器和存储控制器、DSP算法与视频处理、ASIC和FPGA综合、静态时序分析、SoC原型设计、SoC原型设计指南、设计集成与SoC综合、互连线延迟和时序、SoC原型设计和调试技巧、板级测试。

500 10 |a Advanced HDL synthesis and SOC prototyping: RTL design using Verilog |A Advanced Hdl Synthesis And Soc Prototyping: Rtl Design Using Verilog |m Chinese