机读格式显示(MARC)

• 000 01068nam 2200181 450

• 001 0000823035

• 010 __ |a 978-7-121-49475-8 |d CNY89.00

• 092 __ |x 2

• 100 __ |a 20250729d2025 ekmy0chiy50 ea

• 101 0_ |a chi

• 200 0_ |a 人工智能硬件加速器设计 |e challenges and solutions |f (美) Albert Chun Chen Liu, Oscar Ming Kin Law |g 王立宁 ... [等] 译

• 210 __ |a 北京 |c 电子工业出版社 |d 2025

• 215 __ |a 11, 192页, 4页图版 |d 26cm

• 225 2_ |a 经典译丛

• 330 __ |a 本书共9章, 以人工智能硬件芯片组织架构的核心处理单位“卷积神经网络”在系统架构层面的算力性能提升为目标, 在回顾了CPU、GPU和NPU等深度学习硬件处理器的基础上, 重点介绍主流的人工智能处理器的各种架构优化技术, 包括并行计算、流图理论、加速器设计、混合内存与存内计算、稀疏网络管理, 以及三维封装处理技术, 以业界公认的测试集与方法为依据, 展现不同架构设计的处理器在功耗、性能及成本指标等方面不同程度的提升, 深入探讨优化整体硬件的各种方法。

• 333 __ |a 本书适合从事人工智能研究或开发的系统架构工程师、硬件/软件工程师、固件程序开发工程师阅读, 也适合计算机、电子信息等相关工科专业的研究生参考

• 606 0_ |a 人工智能

• 690 __ |a TP18