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• 200 1_ |a ASIC设计与合成 |A ASICshe ji yu he cheng |e 使用Verilog进行RTL设计 |f (印) 瓦伊巴夫·塔拉特著 |g 孙健, 魏东译

• 210 __ |a 北京 |c 科学出版社 |d 2024

• 215 __ |a xi, 270页 |c 图 |d 26cm

• 225 2_ |a 数字IC设计工程师丛书 |A shu zi ICshe ji gong cheng shi cong shu

• 314 __ |a 瓦伊巴夫·塔拉特, “1 Rupee S T”的企业家和导师。1995年在Kolhapur的Shivaji大学获得BE (电子) 学位, 并因在所有工程学科中排名第一而获得金牌。

• 330 __ |a 本书全面介绍使用Verilog进行RTL设计的ASIC设计流程和综合方法。本书共20章, 内容包括ASIC设计流程、时序设计、多时钟域设计、低功耗的设计考虑因素、架构和微架构设计、设计约束和SDC命令、综合和优化技巧、可测试性设计、时序分析、物理设计、典型案例等。本书提供了大量的练习题和案例分析, 可以帮助读者更好地理解和掌握所学的知识。

• 410 _0 |1 2001 |a 数字IC设计工程师丛书

• 517 1_ |a 使用Verilog进行RTL设计 |A shi yong Verilogjin hang RTLshe ji

• 606 0_ |a 集成电路 |A ji cheng dian lu |x 电路设计

• 690 __ |a TN402 |v 5

• 701 _1 |a 塔拉特 |A ta la te |g (Taraate, Vaibbhav) |4 著

• 702 _0 |a 孙健 |A sun jian |4 译

• 702 _0 |a 魏东 |A wei dong |4 译

• 801 _0 |a CN |b WFKJXY |c 20250727

• 905 __ |a WFKJXY |d TN402/37