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题名/责任者:

使用SystemVerilog进行RTL建模:基于SystemVerilog的ASIC与FPGA设计/(美) 斯图尔特·萨瑟兰著 慕意豪译

出版发行项:

北京:科学出版社,2025

ISBN及定价:

978-7-03-081689-4/CNY98.00

载体形态项:

xii, 422页:图;26cm

统一题名:

RTL modeling with SystemVerilog for simulation and synthesis : using SystemVerilog for ASIC and FPGA design

丛编项:

数字IC设计工程师丛书

个人责任者:

萨瑟兰 (Sutherland, Stuart) 著

个人次要责任者:

慕意豪 译

学科主题:

硬件描述语言-程序设计

非控制主题词:

VHDL语言

中图法分类号:

TP312.8

相关题名附注:

原文题题取自封面

责任者附注:

斯图尔特·萨瑟兰, System Verilog和Verilog应用方面的资深专家。1993年起便多与Verilog和 SystemVerilog语言的宗义工作, IEEE System Verilog标准委员会的成员, 曾担任IEEE Verilog和System Verilog语言多考手册 (LRM) 的技术编辑。慕意豪, 本科毕业于山东大学, 研究生毕业于南洋理工大学。阿里云专家博主, CSDN 2022年全站博客之星TOP13。

书目附注:

有书目

提要文摘附注:

本书首先阐述SystemVerilog与传统Verilog的区别, 以及其在仿真和综合中的作用, 并对RTL和门级建模等抽象级别进行定义 ; 接着深入探讨多种数据类型, 包括线网和变量类型、用户自定义类型等, 详细说明其使用方法和注意事项 ; 对于运算符和编程语句, 本书也进行了全面讲解, 强调如何正确使用它们编写可综合的RTL模型。

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